RISC-V

RISC-V — открытая и свободная система команд и процессорная архитектура на основе концепции RISC[1] для микропроцессоров и микроконтроллеров. Спецификация доступна для свободного и бесплатного использования, включая коммерческие реализации непосредственно в кремнии или конфигурировании ПЛИС. Имеет встроенные возможности для расширения списка команд и подходит для широкого круга применений.

RISC-V
RISC-V-logo.svg
Yunsup Lee holding RISC V prototype chip.jpg
Разработчик Калифорнийский университет в Беркли
Разрядность 32-бит, 64-бит, 128-бит
Представлена 2010
Версии Unprivileged верс.20191213, privileged верс. 20190608
Архитектура RISC
Тип Регистр-регистр
Кодирование СК переменное
Реализация переходов Cравнение и переход
Порядок байтов Little-endian
Размер страницы 4 KiB
Расширения M, A, F, D, Q, C
Открытая? Да
Регистры
Общего назначения 16, 32 (включая x0 всегда равного нулю)
Вещественные 32 (опционально)
Commons-logo.svg Медиафайлы на Викискладе
Не следует путать с RISC-5 — учебной системой команд проекта Оберон.

Создана в 2010 году исследователями из отделения информатики Калифорнийского университета в Беркли при непосредственном участии Дэвида Паттерсона[2][3]. Для развития и продвижения RISC-V в 2015 году создан международный фонд RISC-V[4] и ассоциация со штаб-квартирой в Цюрихе[5]; с 2018 года RISC-V Foundation работает в тесном партнёрстве с The Linux Foundation.

Стандарт RISC-V определяет сравнительно небольшое число стандартных инструкций, около 50 штук, многие из которых были типичны ещё для ранних RISC-I 1980 года. Стандартные расширения (M, A, F и D) расширяют набор на 53 инструкции, сжатый формат C определяет 34 команды. Используется 6 типов кодирования инструкций (форматов).

Система командПравить

В архитектуре RISC-V имеется обязательное для реализации небольшое подмножество команд (набор инструкций I — Integer) и несколько стандартных опциональных расширений.

В базовый набор входят инструкции условной и безусловной передачи управления/ветвления, минимальный набор арифметических/битовых операций на регистрах, операций с памятью (load/store), а также небольшое число служебных инструкций.

Операции ветвления не используют каких-либо общих флагов, как результатов ранее выполненных операций сравнения, а непосредственно сравнивают свои регистровые операнды. Базис операций сравнения минимален, а для поддержки комплементарных операций операнды просто меняются местами.

Базовое подмножество команд использует следующий набор регистров: специальный регистр x0 (zero), 31 целочисленный регистр общего назначения (x1 — x31), регистр счётчика команд (PC, используется только косвенно), а также множество CSR (Control and Status Registers, может быть адресовано до 4096 CSR).

Для встраиваемых применений может использоваться вариант архитектуры RV32E (Embedded) с сокращённым набором регистров общего назначения (первые 16). Уменьшение количества регистров позволяет не только экономить аппаратные ресурсы, но и сократить затраты памяти и времени на сохранение/восстановление регистров при переключениях контекста.

При одинаковой кодировке инструкций в RISC-V предусмотрены реализации архитектур с 32, 64 и 128-битными регистрами общего назначения и операциями (RV32I, RV64I и RV128I соответственно).

Разрядность регистровых операций всегда соответствует размеру регистра, а одни и те же значения в регистрах могут трактоваться целыми числами как со знаком, так и без знака.

Нет операций над частями регистров, нет каких-либо выделенных «регистровых пар».

Операции не сохраняют где-либо биты переноса или переполнения, что приближено к модели операций в языке программирования Си. Также аппаратно не генерируются исключения по переполнению и даже по делению на 0. Все необходимые проверки операндов и результатов операций должны производиться программно.

Целочисленная арифметика расширенной точности (большей, чем разрядность регистра) должна явно использовать операции вычисления старших битов результата. Например, для получения старших битов произведения регистра на регистр имеются специальные инструкции.

Размер операнда может отличаться от размера регистра только в операциях с памятью. Транзакции к памяти осуществляются блоками, размер в байтах которых должен быть целой неотрицательной степенью 2, от одного байта до размера регистра включительно. Операнд в памяти должен иметь «естественное выравнивание» (адрес кратен размеру операнда).

Архитектура использует только модель little-endian — первый байт операнда в памяти соответствует наименее значащим битам значений регистрового операнда.

Для пары инструкций сохранения/загрузки регистра операнд в памяти определяется размером регистра выбранной архитектуры, а не кодировкой инструкции (код инструкции один и тот же для RV32I, RV64I и RV128I, но размер операндов 4, 8 и 16 байт соответственно), что соответствует размеру указателя, типам языка программирования C size_t или разности указателей.

Для всех допустимых размеров операндов в памяти, меньших, чем размер регистра, имеются отдельные инструкции загрузки/сохранения младших битов регистра, в том числе для загрузки из памяти в регистр есть парные варианты инструкций, которые позволяют трактовать загружаемое значение как со знаком (старшим знаковым битом значения из памяти заполняются старшие биты регистра) или без знака (старшие биты регистра устанавливаются в 0).

Инструкции базового набора имеют длину 32 бита с выравниванием на границу 32-битного слова, но в общем формате предусмотрены инструкции различной длины (стандартно — от 16 до 192 бит с шагом в 16 бит) с выравниванием на границу 16-битного слова. Полная длина инструкции декодируется унифицированным способом из её первого 16-битного слова.

Для наиболее часто используемых инструкций стандартизовано применение их аналогов в более компактной 16-битной кодировке (C — Compressed extension).

Операции умножения, деления и вычисления остатка не входят в минимальный набор инструкций, а выделены в отдельное расширение (M — Multiply extension). Имеется ряд доводов в пользу разделения и данного набора на два отдельных (умножение и деление).

Стандартизован отдельный набор атомарных операций (A — Atomic extension).

Поскольку кодировка базового набора инструкций не зависит от разрядности архитектуры, то один и тот же код потенциально может запускаться на различных RISC-V архитектурах, определять разрядность и другие параметры текущей архитектуры, наличие расширений системы инструкций, а потом автоконфигурироваться для целевой среды выполнения.

Спецификацией RISC-V предусмотрено несколько областей в пространстве кодировок инструкций для пользовательских «X-расширений» архитектуры, которые поддерживаются на уровне ассемблера, как группы инструкций custom0 и custom1.

Список наборов командПравить

Сокращение Наименование Версия Статус
Базовые наборы
RV32I Базовый набор с целочисленными операциями, 32-битный 2.1 Ratified
RV32E Базовый набор с целочисленными операциями для встраиваемых систем, 32-битный, 16 регистров 1.9 Draft
RV64I Базовый набор с целочисленными операциями, 64-битный 2.1 Ratified
RV128I Базовый набор с целочисленными операциями, 128-битный 1.7 Draft
Стандартные расширеные наборы
M Целочисленное умножение и деление (Integer Multiplication and Division) 2.0 Ratified
A Атомарные операции (Atomic Instructions) 2.1 Ratified
F Арифметические операции с плавающей запятой над числами одинарной точности (Single-Precision Floating-Point) 2.2 Ratified
D Арифметические операции с плавающей запятой над числами двойной точности (Double-Precision Floating-Point) 2.2 Ratified
G Сокращеное обозначение для комплекта из базового и стандартного наборов команд н/д н/д
Q Арифметические операции с плавающей запятой над числами четверной точности 2.2 Ratified
L Арифметические операции над десятичными числами с плавающей запятой (Decimal Floating-Point) 0.0 Open
C Сокращённые имена для команд (Compressed Instructions) 2.2 Ratified
B Битовые операции (Bit Manipulation) 0.36 Open
J Двоичная трансляция и поддержка динамической компиляции (Dynamically Translated Languages) 0.0 Open
T Транзакционная память (Transactional Memory) 0.0 Open
P Короткие SIMD-операции (Packed-SIMD Instructions) 0.1 Open
V Векторные расширения (Vector Operations) 1.0-draft Open
N Инструкции прерывания (User-Level Interrupts) 1.1 Open

В 32-битных микроконтроллерах и для других встраиваемых применений используется набор RV32EC. В 64-битных процессорах может быть набор групп RV64GC, то же самое в полной записи — RV64IMAFDC.

Форматы машинных командПравить

Формат 32-битной машинной команды (признаки — младшие биты всегда «11» и 2-4 биты ≠̸ «111»)

Тип 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Регистр/регистр funct7 rs2 rs1 funct3 rd код операции 1 1
С операндом ± imm[10:0] rs1 funct3 rd код операции 1 1
С длинным операндом ± imm[30:12] rd код операции 1 1
Сохранение ± imm[10:5] rs2 rs1 funct3 imm[4:0] код операции 1 1
Ветвление ± imm[10:5] rs2 rs1 funct3 imm[4:1] [11] код операции 1 1
Переход ± imm[10:1] [11] imm[19:12] rd код операции 1 1
  • rs1 — номер регистра в котором находится первый операнд
  • rs2 — номер регистра в котором находится второй операнд
  • rd — номер регистра в который будет записан результат

РегистрыПравить

RISC-V имеет 32 (или 16 для встраиваемых применений) целочисленных регистра. При реализации вещественных групп команд есть дополнительно 32 вещественных регистра.

Рассматривается вариант включения в стандарт дополнительного набора из 32 векторных регистров с вариативной длиной обрабатываемых значений, длина которых указывается в CSR vlenb[6].

Для операций над числами в бинарных форматах плавающей запятой используется набор дополнительных 32 регистров FPU (Floating Point Unit), которые совместно используются расширениями базового набора инструкций для трёх вариантов точности: одинарной — 32 бита (F extension), двойной — 64 бита (D — Double precision extension), а также четверной — 128 бит (Q — Quadruple precision extension).

Регистр Имя в ABI Описание Тип
32 целочисленных регистра
x0 zero Hard-wired zero —
x1 ra Return address Вызывающий
x2 sp Stack pointer Вызывающий
x3 gp Global pointer -
x4 tp Thread pointer -
x5 t0 Temporary/alternate link register Вызывающий
x6-7 t1-2 Temporaries Вызывающий
x8 s0/fp Saved register/frame pointer Вызывающий
x9 s1 Saved register Вызывающий
x10-11 a0-1 Function arguments/return values Вызывающий
x12-17 a2-7 Function arguments Вызывающий
x18-27 s2-11 Saved registers Вызывающий
x28-31 t3-6 Temporaries Вызывающий
32 вещественных регистра (опционально)
f0-7 ft0-7 FP temporaries Вызываемый
f8-9 fs0-1 FP saved registers Вызываемый
f10-11 fa0-1 FP arguments/return values Вызываемый
f12-17 fa2-7 FP arguments Вызываемый
f18-27 fs2-11 FP saved registers Вызываемый
f28-31 ft8-11 FP temporaries Вызываемый

Вызовы подпрограмм, переходы и ветвленияПравить

Арифметические и логические наборы командПравить

Атомарные операции с памятьюПравить

Сокращенные командыПравить

Команды для встраиваемых примененийПравить

Привилегированные наборы командПравить

Битовые операцииПравить

Компактный набор команд для SIMDПравить

Операции с векторамиПравить

Команды для отладкиПравить

РеализацииПравить

В рамках проекта создано и опубликовано под свободной лицензией шесть дизайнов микропроцессоров с архитектурой RISC-V: генератор 64-разрядных Rocket (7 октября 2014[7][8]) и пять упрощенных учебных ядер «Sodor» с различными микроархитектурами.

Также опубликовано несколько симуляторов] (включая qemu и ANGEL — JavaScript-симулятор, работающий в браузере), компиляторов (LLVM, GCC), вариант ядра Linux для работы на RISC-V и компилятор дизайнов Chisel, который позволяет получать Verilog-код. Также опубликованы верификационные тесты[9].

Некоммерческая организация lowRISC планирует создание системы на кристалле на базе 64-битного ядра Rocket RISC-V с последующим массовым производством чипов[10][11].

На конференции RISC-V Workshop 2017 стало известно, что компания Esperanto Technologies разрабатывает 64-битный высокопроизводительный процессор общего назначения на системе команд RISC-V с гетерогенной архитектурой с высокой степенью параллелизма (напоминающий по строению процессор Cell), который в максимальной конфигурации будет содержать 16 ядер «ET-Maxion» (представляют собой конвейеры с неупорядоченным выполнением команд и работающие с данными с плавающей запятой) и 4096 ядер «ET-Minion» (конвейеры с последовательным выполнением команд и блоком с векторными вычислениями в каждом ядре)[12].

Компания Western Digital заявила, что в партнёрстве с компанией Esperanto, она повысит текущий статус процессорной архитектуры RISC-V с уровня микроконтроллеров до уровня высокопроизводительных решений и создаст вычислительную архитектуру нового поколения для обработки «больших данных»[13], а также экосистему быстрого доступа к данным — речь идёт о создании специализированных RISC-V-ядер для построения архитектуры «процессор в памяти» (processor-in-memory)[14].

IP-ядраПравить

Ряд компаний предлагают готовые блоки IP-ядер на базе архитектуры RISC-V, среди них:

  • ECHX1 — компания Western Digital (США),
  • Rocket — Калифорнийский университет в Беркли и компания SiFive (США),
  • ORCA — компания Vectorblox (Канада),
  • PULPino — Высшая техническая школа Цюриха (Швейцария) и Болонский университет (Италия),
  • Hummingbird E200 — компания Nuclei System Technology (Китай),
  • AndeStar V5 — компания Andes Technology (Тайвань)[15]),
  • Shakti — Индийский технологический институт в Мадрасе (Индия),
  • BM-310, BI-350, BI-651, BI-671 — компания Клаудбеар (Россия),
  • Семейство SCR компании Синтакор (Россия)[16].

Процессоры и микроконтроллерыПравить

Серийные процессоры и микроконтроллеры на базе архитектуры RISC-V в формате системы на кристалле.

Микропроцессоры:

  • 2018 — SiFive[en]: Freedom U540 (64 бита, 4+1 ядер, 1,5 ГГц, 28 нм)[17][18][19][20]
  • 2019 — Alibaba: XuanTie 910 (64 бита, 16 ядер, нейроускоритель, 2,5 ГГц, 12 нм)[21][22][23][24]
  • 2020 — SiFive: Freedom U740 (64 бита, 4+1 ядер, PCIe 3, DDR4 ECC, Ethernet 1G, QSPI, 1,5 ГГц)[1][2]

Микроконтроллеры, выпущенные в 2017—2019 годах:

  • Western Digital: SweRV Core (32 бита, 2 ядра, 1,8 ГГц, 28 нм)[25][26]
  • SiFive: FE310 (32 бита, 1 ядро, 870 МГц — 28 нм, 370 МГц — 55 нм)[17][27]
  • Kendryte: K210 (64 бита, 2 ядра + нейроускоритель, 600 МГц, 28 нм, 500 мВт)[28][29][30]
  • GreenWaves: GAP8 (32 бита, 8+1 ядер + нейроускоритель, 250 МГц, 55 нм, 100 мВт)[31]
  • NXP: RV32M1 (32 бита, 2 гибридных ядра ARM-M4F/RISC-V + ARM-M0+/RISC-V, 48-72 МГц)[32]
  • WCH: CH572 (60 МГц, корпус QFN28)[33] контроллер BLE + Zigbee + USB + Ethernet + Touchkey
  • HUAMI: MHS001 Huangshan № 1 (4 ядра, нейроускоритель, 55 нм, 240 МГц)[34] энергоэффективный процессор для носимых устройств и IoT
  • GigaDevice: GD32VF103 (1 ядро, 32 бита, 108 МГц, ОЗУ до 16 кБ, ПЗУ до 128 кБ)[35][36] микроконтроллер (не путать с семейством GD32F103).
  • FADU: Annapurna FC3081/FC3082 (64 бита, многоядерный, 7 нм, 1,7 Вт)[37][38][39] контроллер для NVMe SSD
  • BitMain: Sophon Edge TPU BM1880 (64 бита, 1 ядро RV64GC 1 ГГц + 2 ядра ARM A53 1,5 ГГц, 2,5 Вт) нейроускоритель 1 TOPS на INT8 для IoT и краевых вычислений[40][41]
  • Текон: Дружба (32 бита, 1 ядро, 250 МГц, 28 нм, 0,5 Вт)[42][43]

Микроконтроллеры, выпущенные в 2020 году:

  • ONiO: ONiO.zero (16/32 бита, 1 кБ ПЗУ, 2 кБ ОЗУ, 8/16/32 кБ ППЗУ, 1-24 МГц, 0,36-1,44 Вт, встроенный радиоэлектро генератор на 800/900/1800/1900/2400 МГц) BLE, 802.15.4 UWB[44][45]
  • WCH: CH32V103 (32 бита, 10/20КБ ОЗУ, 32/64 КБ ППЗУ, до 80 МГц, корпуса LQFP48, QFN48 или LQFP64)[46] универсальный контроллер с USB 2.0, SPI, I2C, GPIO, USART, TouchKey, RTC, TIM, ADC
  • Миландр: К1986ВК025 (32-битное ядро BМ-310S CloudBEAR, ОЗУ 112 Кбайт, ППЗУ 256+8 Кбайт, ПЗУ 16 Кбайт, 60 МГц, 90 нм, 7 каналов 24-битных метрологических АЦП, сопроцессоров для шифров «Кузнечик», «Магма» и AES, корпус QFN88 10 х 10 мм)
  • Espressif: ESP32-C3 (32-битное ядро RV32IMC, 400 Кбайт SRAM, 384 Кбайт ПЗУ, 160 МГц, Wi-Fi, Bluetooth LE 5.0, по контактам совместим с ESP8266)[47]
  • Bouffalo Lab: BL602 и BL604 (32-битный, динамическая частота от 1 МГц до 192 МГц, 276 КБ SRAM, 128 КБ ПЗУ, Wi-Fi, Bluetooth LE)[48]
  • Cmsemicon: ANT32RV56xx (ядро RV32EC, 48 МГц, 32+8 Кбайт SRAM, 64 Кбайт)[49]

Микроконтроллеры, выпущенные в 2021 году:

  • Микрон (Россия): MIK32 (32-битное ядро, 1-32 МГц , ОЗУ 16 КБ, ППЗУ 8 КБ, 64 входа/выхода, АЦП 12 бит 8 каналов до 1 МГц;, ЦАП 12 бит 4 канала до 1 МГц, криптография ГОСТ Р 34.12-2015 и AES 128)[50]

См. такжеПравить

  • OpenRISC — свободная архитектура 2000 года с GPL-реализацией or1k
  • LEON — свободные реализации (GPL, LGPL) архитектуры SPARC V8, появившиеся в 1997 году
  • OpenSPARC — свободная (GPL) реализация архитектуры SPARC V9 от 2005 года
  • OpenPOWER — коллаборация вокруг архитектуры IBM Power, основанная в 2013 году IBM, Google, Mellanox, NVIDIA
  • MIPS (MIPS Open) — наборы команд и архитектура, имеющие свободную лицензию на некоторые наборы команд с конца 2018 года[51]

ПримечанияПравить

  1. ↑ Frequently-asked questions. (недоступная ссылка). RISC-V. Regents of the University of California. Дата обращения: 25 августа 2014. Архивировано 19 февраля 2016 года.
  2. ↑ Создатель RISC продвигает open source микросхемы, Xakep.ru (21.08.2014). Дата обращения 26 августа 2014.
  3. ↑ Contributors (недоступная ссылка). riscv.org. Regents of the University of California. Дата обращения: 25 августа 2014. Архивировано 20 августа 2014 года.
  4. ↑ History — RISC-V International
  5. ↑ https://content.riscv.org/wp-content/uploads/2020/03/Extract-from-daily-register-RISC_V-International-Association.pdf
  6. ↑ GitHub — riscv/riscv-v-spec: Working draft of the proposed RISC-V V vector extension
  7. ↑ Launching the Open-Source Rocket Chip Generator! | RISC-V BLOG. Архивировано 15 октября 2014 года.
  8. ↑ ucb-bar/rocket-chip · GitHub.
  9. ↑ Downloads (недоступная ссылка). RISC-V. Regents of the University of California. Дата обращения: 25 августа 2014. Архивировано 23 января 2016 года.
  10. ↑ lowRISC: Open to the Core. lowRISC. Дата обращения: 25 августа 2014.
  11. ↑ Project aims to build a «fully open» SoC and dev board, Eric Brown // LinuxGizmos, 14 августа 2014
  12. ↑ Ветеран Transmeta возвращается на рынок процессоров с архитектурой RISC-V. 3DNews (29 ноября 2017). Дата обращения: 30 ноября 2017.
  13. ↑ Western Digital включается в гонку за процессорными архитектурами. 3DNews (29 ноября 2017). Дата обращения: 30 ноября 2017.
  14. ↑ Western Digital инвестировала в разработчика «процессора в памяти». 3DNews (20 сентября 2017). Дата обращения: 30 ноября 2017.
  15. ↑ Andes Technology forms a Multinational Alliance with ASIC Design Service Companies to Provide RISC-V Total Solutions | XtremeEDA
  16. ↑ Отечественные микропроцессоры. Были! Есть. Будут?, 3dnews (9 августа 2018). Дата обращения 17 ноября 2018.
  17. ↑ 1 2 https://www.sifive.com/products/freedom/
  18. ↑ SiFive: Первый в мире разработчик процессоров RISC-V на заказ
  19. ↑ SiFive Introduces HiFive Unleashed RISC-V Linux Development Board (Crowdfunding)
  20. ↑ HiFive1 | Crowd Supply
  21. ↑ Alibaba представила свой первый процессор | Компьютерра
  22. ↑ 阿里平头哥发布"最强"RISC-V处理器玄铁910-电子工程专辑
  23. ↑ https://medium.com/syncedreview/alibaba-is-open-sourcing-its-powerful-new-risc-v-processor-for-5g-and-ai-dcb6f4eebbc4
  24. ↑ https://www.theregister.co.uk/2019/07/27/alibaba_risc_v_chip/
  25. ↑ Western Digital представила процессор SweRV Core для ускорителей по обработке данных / ServerNews 05.12.2018
  26. ↑ https://blog.westerndigital.com/risc-v-swerv-core-open-source/ - https://github.com/westerndigitalcorporation/swerv_eh1
  27. ↑ SiFive: Первый в мире разработчик процессоров RISC-V на заказ
  28. ↑ New Part Day: The RISC-V Chip With Built-In Neural Networks | Hackaday
  29. ↑ 矿机巨头的转型之始？嘉楠耘智发布首款AI芯片Kendryte_区块链_金色财经
  30. ↑ kendryte-doc-datasheet/003.md at master · kendryte/kendryte-doc-datasheet · GitHub
  31. ↑ GreenWaves GAP8 is a Low Power RISC-V IoT Processor Optimized for Artificial Intelligence Applications
  32. ↑ CRU: Free RISC-V Boards, Security in the FOSSi Era, and More
  33. ↑ WCH CH572 — это RISC-V MCU с возможностью подключения Bluetooth LE — CNXSoft- новости Android-приставок и встраиваемых систем
  34. ↑ Huami’s Amazfit Debuts at MWC, Opening a New Chapter in Global Expansion | Markets Insider
  35. ↑ GigaDevice выпускает микроконтроллер GD32V RISC-V и платы для разработки — CNXSoft- новости Android-приставок и встраиваемых систем
  36. ↑ 首款基于 RISC-V 的 32 位通用单片机出现 — 硬件 — cnBeta.COM
  37. ↑ Архивированная копия (недоступная ссылка). Дата обращения: 19 марта 2019. Архивировано 23 декабря 2018 года.
  38. ↑ FADU Introduces SSD Controller and Bravo Series Enterprise SSD Deliver Maximum IOPS/Watt
  39. ↑ FADU Launches Industry Leading SSD Solutions Powered by SiFive RISC-V Core IP
  40. ↑ Sophon Edge AI platform with RISC-V Processor — YouTube
  41. ↑ Особенности платы для разработки 96Boards AI Sophon Edge с SoC Bitmain BM1880 ASIC — CNXSoft- новости Android-приставок и встраиваемых систем
  42. ↑ Микросхема «Дружба» от компании «Текон»
  43. ↑ Микросхемы
  44. ↑ ONiO.zero предлагает микроконтроллер RISC-V, который работает без батареи — CNXSoft- новости Android-приставок и встраиваемых систем
  45. ↑ ONiO.zero Offers Up to 24MHz of RISC-V Microcontroller Performance on Nothing But Harvested Energy — Hackster.io
  46. ↑ WCH CH32V103 универсальный RISC-V MCU предлагает альтернативу микроконтроллеру RISC-V GD32V — CNXSoft- новости Android-приставок и встраиваемых систем
  47. ↑ Процессор ESP32-C3 WiFi и BLE RISC-V по контактам совместим с ESP8266 — CNXSoft- новости Android-приставок и встраиваемых систем
  48. ↑ BL602/BL604 RISC-V WiFi и Bluetooth 5.0 LE SoC будут продаваться по цене ESP8266 — CNXSoft- новости Android-приставок и встраиваемых систем
  49. ↑ Cmsemicon ANT32RV56xx is a RISC-V microcontroller for wireless charging
  50. ↑ Каталог продукции компании ПАО "Микрон"
  51. ↑ MIPS Goes Open Source | EE Times

ЛитератураПравить

СсылкиПравить

Новости
Конференции
Источник — https://ru.wikipedia.org/w/index.php?title=RISC-V&oldid=113628051